TR-5001綜合測(cè)試機(jī)：

C-2

C-2-1 TTL邏輯閘測(cè)試原理(TTL Logic Test Theorem)

標(biāo)準(zhǔn)邏輯閘依其邏輯行為可分為 AND、OR、XOR、NOT、NAND、NOR、 FLIPFLOP等兩態(tài)組件及OPEN DRAIN，TRI-STATE等組件。上述組件依其復(fù)合變化方式以真值表向量PATTERN 方式量測(cè)。標(biāo)準(zhǔn)邏輯閘依其包裝別名屬性區(qū)分為 74LS244、74F244、74ACT244 或74HCT244 等，但其真值表向量PATTERN為相同PATTERN。AND、OR、XOR、NOT、NAND及NOR輸入狀態(tài)需維持至輸出檢測(cè)完才可放開。FLIPFLOP等時(shí)序組件輸入狀態(tài)于觸發(fā)條件發(fā)生時(shí)其輸出即鎖住于兩態(tài)之間。

標(biāo)準(zhǔn)邏輯閘依其接口接腳屬性可分為輸入，兩態(tài)輸出，三態(tài)輸出，OPEN DRAIN輸出，雙向，電源等不同類型的腳位。OPEN DRAIN輸出邏輯狀態(tài)會(huì)與另一獨(dú)立組件輸出產(chǎn)生Wire AND的行為。TRI-STATE組件多數(shù)應(yīng)用于共享BUS上，于輸出端必需有浮接隔離的能力。

標(biāo)準(zhǔn)邏輯閘依其接口接腳準(zhǔn)位可分VIH、VIL、VOH及VOL等臨界準(zhǔn)位。 TTL、CMOS、LVDS、GTL等臨界準(zhǔn)位均有其設(shè)定法則，VIH 的設(shè)定值需大于規(guī)格表中 VIH 的更小值且不能超過該組件電源準(zhǔn)位來(lái)設(shè)定，VIL 的設(shè)定值需小于規(guī)格表中 VIL 的更大值且不能超過該組件電源準(zhǔn)位。

標(biāo)準(zhǔn)邏輯閘于不同拓樸 (Topology) 下衍生不同的自動(dòng)分析條件。如某輸入腳接地，則該腳位不可測(cè)試。如三個(gè)組件 U1，U2，U3 共享一組BUS 時(shí)，于測(cè)試 U1 組件之前必須 Disable U2 及 U3 組件輸出端于浮接狀態(tài)。 TR-5001綜合測(cè)試機(jī)

C-2-1-1 輸入及輸出順序(Input and Output Sequence)

基本上TTL的測(cè)試過程中，測(cè)試數(shù)據(jù)處理的順序是先處理輸入腳位的測(cè)試數(shù)據(jù)再處理輸出腳位的測(cè)試數(shù)據(jù)。一個(gè) TTL IC 或其中的一個(gè) Gate 都有多個(gè)輸入及輸出的腳位數(shù)量。當(dāng)有多個(gè)輸入或輸出腳位時(shí)，必須依序一一處理，其順序和測(cè)試鏈接庫(kù)有關(guān)系，因?yàn)闇y(cè)試數(shù)據(jù)是由測(cè)試鏈接庫(kù)經(jīng)過 ATPG 的分析后產(chǎn)生的。 當(dāng)待測(cè)IC不是由多個(gè)Gate組成時(shí)，也就是一個(gè)IC就是一個(gè) Gate 時(shí)，其順序是依照腳位的順序，由開始腳位到末位一個(gè)腳位依序?qū)斎肽_位輸入測(cè)試數(shù)據(jù)，待全部輸入腳位的測(cè)試數(shù)據(jù)處理完后再由開始腳位到末位一個(gè)腳位依序?qū)敵瞿_位偵測(cè)輸出的數(shù)據(jù)。但是有一個(gè)例外狀況，如果其中一個(gè)輸入腳位其數(shù)據(jù)為 Trigger型態(tài)的信號(hào)時(shí)，此輸入腳位的數(shù)據(jù)必須保留到其他的輸入腳位的數(shù)據(jù)都處理后再處理此Trigger 信號(hào)，再偵測(cè)輸出腳位數(shù)據(jù)。例如 74380。

當(dāng)待測(cè) IC 由多個(gè) Gate 組成時(shí)，輸出輸入的順序是依照測(cè)試數(shù)據(jù)中 #GROUP 內(nèi)的順序一一處理。同樣的，待此 Gate 全部輸入腳位的測(cè)試數(shù)據(jù)處理完后再依序?qū)Υ?nbsp;Gate 的輸出腳位偵測(cè)輸出的數(shù)據(jù)。如果其中一個(gè)輸入腳位其數(shù)據(jù)為Trigger 型態(tài)的信號(hào)時(shí)，此輸入腳位的數(shù)據(jù)必須保留到其他的輸入腳位的數(shù)據(jù)都處理后再處理此Trigger 信號(hào)，再偵測(cè)輸出腳位數(shù)據(jù)。例如 7400、 7474 等。

C-2-1-2 GROUP 設(shè)定技巧

在 TTL 數(shù)據(jù)中，#GROUP 數(shù)據(jù)可說明 IC 內(nèi) Gate 之間的關(guān)系。一個(gè)三個(gè)腳位的 gate 若包含 2 個(gè)輸入腳及 1 個(gè)輸出腳，則 #GROUP 數(shù)據(jù)可設(shè)定成以下兩種模式。

#GROUP=1,3

2,1,4

與

#GROUP=1,3

1,2,4

在一般狀況下，這兩種模式的測(cè)試結(jié)果應(yīng)該相同。如果詳細(xì)討論細(xì)部的測(cè)試動(dòng)作，這兩行有一個(gè)特別的意義。在每一種設(shè)定中，腳位 2 的測(cè)試數(shù)據(jù)比腳位 1 的測(cè)試數(shù)據(jù)先輸入。當(dāng)測(cè)試線路需要這樣的測(cè)試條件時(shí)，可以利用這個(gè)技巧來(lái)完成。

C-2-2 Tree-Chain 測(cè)試原理

絕大部分芯片組件于功能測(cè)試時(shí)需要大量的測(cè)試 Pattern，利用其Function Pattern來(lái)檢測(cè)芯片組件是否有制程上的問題，但是這樣的做法并不實(shí)際。不僅需要較長(zhǎng)的測(cè)試時(shí)間，且增加開發(fā)測(cè)試程序的難度。所以近年來(lái)，內(nèi)建Tree Chain 架構(gòu)的 IC 也越來(lái)越多。

Tree Chain 的測(cè)試是藉由待測(cè) IC 內(nèi)部的 Gate串聯(lián)成 Chain 結(jié)構(gòu)，再以 TTL 測(cè)試?yán)碚摐y(cè)試此內(nèi)建的 Chain 結(jié)構(gòu)的測(cè)試方法，以判斷 IC 是否有開路的問題。早期的 Tree Chain 設(shè)計(jì)為 And Gate 或 Nand Gate 所組成，稱為 And Tree 或 Nand Tree。 但此種架構(gòu)有部分缺點(diǎn)，近來(lái) Tree Chain 漸漸設(shè)計(jì)為 Xor Gate 所組成，稱為 Xor Tree。 Xor Tree 無(wú)串接腳位開路造成可測(cè)率下降的問題。 

所以要達(dá)成 Tree Chain 測(cè)試的首要條件就是待測(cè) IC 必須要內(nèi)建為了測(cè)試 Tree Chain 所設(shè)計(jì)的線路。因?yàn)?nbsp;Tree Chain 是為了測(cè)試所內(nèi)建的測(cè)試線路，這個(gè)測(cè)試線路當(dāng)然不是此 IC 一般正常的工作線路，然而這些線路是共享所有的輸出及輸入點(diǎn)。所以在執(zhí)行 Tree Chain 測(cè)試之前，必須要求 IC 進(jìn)入測(cè)試模式， 也就是要輸入測(cè)試命令給待測(cè) IC。 

進(jìn)入 Tree Chain 測(cè)試模式則視不同芯片的規(guī)格表 (Data Sheet) 內(nèi)描述的方式有所不同，稱為 Tree Chain 命令。 Tree Chain 是由 多個(gè) Gate 所組成的，因每個(gè) Gate 的輸出點(diǎn)連接到下一個(gè) Gate 的輸入點(diǎn)，所以稱為 Chain List，每個(gè) Chain 的末尾一個(gè) Gate 的輸出點(diǎn)稱為 Output， 測(cè)試時(shí)藉由這個(gè)點(diǎn)得到的輸出數(shù)據(jù)作為測(cè)試結(jié)果，以判斷 IC 是否有開路的問題。

Chain List 的組成架構(gòu)中，每一個(gè) Chain有多個(gè)輸入點(diǎn)和一個(gè)輸出點(diǎn)。在 Tree Chain 的測(cè)試算法中，每個(gè)輸入點(diǎn)的輸入數(shù)據(jù)和輸出點(diǎn)的輸出數(shù)據(jù)并未描述在鏈接庫(kù)及衍生出來(lái)的測(cè)試程序中，而是已經(jīng)建立在系統(tǒng)軟件內(nèi)。系統(tǒng)軟件依據(jù) Chain List 的數(shù)量自動(dòng)計(jì)算每個(gè)輸入點(diǎn)應(yīng)該有的輸入數(shù)據(jù)，并且透過輸入數(shù)據(jù)的變化而偵測(cè)其輸出數(shù)據(jù)來(lái)判斷是否有測(cè)試缺陷的情形。

C-2-2-1 測(cè)試命令執(zhí)行動(dòng)作

一般來(lái)說，較復(fù)雜的測(cè)試命令為多腳位且包含 Clock 形式的測(cè)試命令，例如 ：

          1 0 1 0 1 0 1 0 1 0 

          1 1 1 1 1 1 1 1 1 1  

          1 1 1 1 1 1 1 1 1 1 

          1 1 1 1 1 1 1 1 1 1 

          0 0 0 0 0 0 0 0 0 0 

          0 0 0 0 0 0 0 0 0 0 

          0 0 0 0 0 1 1 1 1 1 

          0 0 0 0 0 0 0 0 0 0

此 pattern 命令需控制 8 個(gè)腳位的輸入，而 Pattern 深度為 10 筆。 

依照 pattern 的順序由左而右輸入待測(cè)零件。

C-2-2-2 Tree Chain 測(cè)試算法(Tree Chain Test Algorithm)

Chain List測(cè)試算法依照其內(nèi)部 Gate 的架構(gòu)有所差異，每個(gè) Chain 分別獨(dú)立測(cè)試。 基本上此 Chain 的所有輸入腳位依序變化輸入準(zhǔn)位，由更接近此 Chain 的輸出點(diǎn)的前一輸入腳位給予轉(zhuǎn)態(tài)的信號(hào)并觀察輸出點(diǎn)是否有轉(zhuǎn)態(tài)發(fā)生。正在變化狀態(tài)的腳位稱為待測(cè)腳位，如果此 Tree 為 Nand 或XOR時(shí)，待測(cè)腳位的前一個(gè)及前三個(gè)腳位必須同時(shí)設(shè)為低準(zhǔn)位。每次待測(cè)腳位由高準(zhǔn)位變?yōu)榈蜏?zhǔn)位時(shí)讀取一次輸出腳位準(zhǔn)位，當(dāng)待測(cè)腳位由低準(zhǔn)位變?yōu)楦邷?zhǔn)位時(shí)讀取另一次輸出腳位準(zhǔn)位，這兩次讀取的結(jié)果若不相同，表示此待測(cè)腳位為正常狀態(tài)。反之，則表示此待測(cè)腳位缺陷。

C-2-3 Memory 測(cè)試原理

基本上， Memory IC 的動(dòng)態(tài)測(cè)試依照被測(cè)試的內(nèi)存區(qū)塊數(shù)量可分為 partial cell 測(cè)試及 full cell 測(cè)試。 Cell，其意義為 Memory IC 內(nèi)其中一個(gè)地址的內(nèi)存區(qū)塊，也就是透過 Address Bus 指定內(nèi)存地址執(zhí)行讀寫的更小內(nèi)存單位。 而一個(gè) Memory IC 是由成千上萬(wàn)個(gè) cell 所組成的。 所謂 full cell 測(cè)試其意義為對(duì)整個(gè) Memory IC 的所有內(nèi)存區(qū)塊執(zhí)行讀寫的測(cè)試動(dòng)作。 這樣的測(cè)試方式雖然可測(cè)試全部的內(nèi)存區(qū)塊， 但是測(cè)試時(shí)間很長(zhǎng)且是沒有必要的。 

若以制程問題來(lái)討論， 測(cè)試一個(gè) Memory IC 是否缺陷只需要測(cè)試某些特定的 Address 及 Data 內(nèi)容，就可以測(cè)試所有腳位的功能是否正常。 這些特定的 Address 及 Data 是經(jīng)過設(shè)計(jì)的， 并不是任意取幾個(gè) Address 或  Data 來(lái)測(cè)試。 這些設(shè)計(jì)過的 Address， Data 可以達(dá)到每一個(gè)輸出及輸入腳位都有 “0”, “1” 的變化而且能夠偵測(cè)制程缺陷的問題。  

當(dāng)然，full cell 的測(cè)試并不是沒有優(yōu)點(diǎn)，每一個(gè) cell 都測(cè)試可以檢查每一個(gè) cell 的 read / write 數(shù)據(jù)是否正常。 但這種測(cè)試方法一般使用在 IC 制造廠， 在組裝生產(chǎn)在線并不需要這樣的測(cè)試方法。 也就是說， 只需要測(cè)試經(jīng)過設(shè)計(jì)的特定 Address 及 Data 來(lái)測(cè)試少數(shù)特定的 cell 就足夠了，這就是 partial cell 測(cè)試。 不但可以節(jié)省測(cè)試時(shí)間， 而且達(dá)到相同的可測(cè)率.